Následující obrázek (schema ze simulátoru DEEDS) ukazuje řešení 3-bitového asynchronního čítače, sestaveného z klopných obvopdů J-K. Čítač počítá nahoru pouze do hodnoty 5 a po dosažení hodnoty 5 se místo vynulování nastaví na hodnotu 1. Jeho výstupy tak nabývají postupně hodnot 1 2 3 4 5 1 2 ...
Obr. 1
Čítač má automatické nastavení výstupu na hodnotu 1 při zapnutí pomocí reset generátoru přes hradlo AND. Reset generátor vygeneruje při zapnutí impuls s log.0. Hradlo NAND je zapojeno na výstupy Q2 a Q3. Při dosažení stavu čítače 011 (dekadicky 6) se na výstupu hradla NAND objeví log.0 a ta způsobí vynulování výstupů B a C a přednastavení výstupu A na hodnotu 1. Uvedené zapojení platí při použití J-K klopných obvodů, které reagují na sestupnou hranu hodinového impulzu. Při použití čítačů, které mění stav na náběžnou hranu hodinového impulzu, je potřeba zapojení změnit na synchronní čítač. Jeho zapojení ukazuje následující obrázek.
Obr. 2
Podstata nastavení počátku a ukončení čítacího cyklu zůstala stejná. Změnil se pouze způsob řízení hodinových vstupů všech klopných obvodů.
